نمونه سوالات دینامیک رشته عمران همراه جواب تشریحی

سوالات دینامیک رشته عمران

فرمت پی دی اف

تایپ شده

همراه پاسخ تشریحی

دانلود فایل

دانشگاه دولتی علمی کاربردی پیام نور تستی تشریحی کارشناسی ارشد کاردانی استخدامی رشته عمران

شرکت : () -() ‌‌‌‌‌‌() ‌‌‌‌‌‌‌‌ً ‌‌: ‌‌( // ) / * شروع می شود و با * / خاتمه می یابد. فضاهای خالی نادیده دینامیک می شوند، اما ممکن است در متن یک کلمه کلیدی، یک شناسه مشخص شده توسط کاربر، یک عملگر یا نمایش یک عدد ظاهر نشوند. Verilog به حروف بزرگ و کوچک حساس است، به این معنی که حروف بزرگ و کوچک قابل تشخیص هستند (به عنوان مثال، not با NOT یکسان نیست). اصطلاح ماژول به متن محصور شده توسط endmodule… module جفت کلمه کلیدی اشاره دارد. ماژول پایانی یک ماژول واحد توصیفی پایه ای در زبان Verilog است. با کلمه کلیدی module اعلام می شود و همیشه باید با کلیدی endmodule خاتمه یابد.
منطق ترکیبی را می توان با اتصال شماتیک گیت ها، با مجموعه ای از معادلات بولی، یا با جدول درستی توصیف کرد. هر نوع توصیف را می توان در Verilog توسعه داد. ما هر سبک را نشان خواهیم داد و با یک مثال ساده از توضیحات در سطح گیت Verilog شروع می کنیم تا برخی از جنبه های زبان را نشان دهیم.
شرح HDL مدار شکل 35.3 در مثال 3.1 ، endmodule نشان داده شده است. خط اول متن یک نظر (اختیاری) است که اطلاعات مفیدی را در اختیار خواننده قرار می دهد. خط دوم با کلمه کلیدی module شروع می شود و اعلام (توضیح) ماژول را شروع می کند. خط آخر اعلان را با دینامیک کلیدی endmodule تکمیل می کند. کلمه کلیدی module با نام و لیستی از پورت ها دنبال می شود. نام (نمونه سوالات دینامیک رشته عمران در این مثال) یک شناسه است. شناسه‌ها نام‌هایی هستند که به ماژول‌ها، متغیرها (مثلاً یک سیگنال) و سایر عناصر زبان داده می‌شوند تا بتوان به آنها در طراحی ارجاع داد. به طور کلی، ما نام های معنی دار را برای ماژول ها انتخاب می کنیم. شناسه ها از نویسه های الفبایی عددی و زیرخط (_) تشکیل شده اند و به حروف بزرگ و کوچک حساس هستند. شناسه ها باید با حروف الفبا یا زیرخط شروع شوند، اما نمی توانند با عدد شروع شوند.

دانلود رایگان تست نمونه سوالات دینامیک رشته عمران با پاسخ تشریحی pdf با جواب

لیست پورت یک ماژول رابطی بین ماژول و محیط آن است. در این مثال، پورت ها ورودی و خروجی مدار هستند. مقادیر منطقی ورودی های مدار توسط محیط تعیین می شود. مقادیر منطقی خروجی-ها در مدار تعیین می شود و از عملکرد ورودی ها در مدار حاصل می شود. لیست پورت در داخل پرانتز قرار می گیرد و از کاما برای جداسازی عناصر لیست استفاده می شود. عبارت با نقطه ویرگول (;) خاتمه می یابد. در مثال‌های ما، همه کلمات کلیدی (که باید با حروف کوچک باشند) برای وضوح چاپ شده‌اند، اما این الزام زبان نیست. در مرحله بعد کلمات کلیدی input و output مشخص می دینامیک که کدام یک از پورت ها ورودی و کدام یک خروجی هستند. اتصالات داخلی به صورت سیم اعلام می شوند. مدار در این مثال دارای یک اتصال داخلی در ترمینال w1، است، و با کلمه کلیدی wire اعلام شده است. ساختار مدار با لیستی از گیت های پایه (از پیش تعریف شده) مشخص می شود که هر کدام با یک کلمه کلیدی توصیفی (and، not، or ) مشخص می شوند. عناصر لیست به عنوان نمونه های یک گیت نامیده می شوند که هر یک از آن ها به عنوان نمونه گیت نامیده می شوند. هر نمونه گیت از یک نام اختیاری (مانند G1، G2 و غیره) تشکیل شده است که به دنبال آن خروجی گیت و ورودی دینامیک با کاما از هم جدا شده و در داخل پرانتز قرار می گیرند. خروجی یک گیت پایه همیشه ابتدا و به دنبال آن ورودی ها فهرست می شود. به عنوان مثال، گیت OR طرحواره که با or اصلی نشان داده می شود، G3 نام دارد و دارای خروجی D و ورودی های w1 و E است. (توجه: خروجی یک ماژول ابتدا باید دینامیک شود، اما ورودی ها و خروجی های یک ماژول ممکن است به هر ترتیبی فهرست شوند.) توضیحات ماژول با کلمه کلیدی endmodule به پایان می رسد. هر دستور باید با یک نقطه ویرگول خاتمه یابد، اما بعد از پایان ماژول، نقطه ویرگول وجود ندارد.
درک تمایز بین اصطلاحات اعلامیه و نمونه سازی مهم است. یک ماژول Verilog اعلام شده است. اعلان آن رفتار ورودی-خروجی سخت افزاری را که نشان می دهد مشخص می کند. عناصر اولیه از پیش تعریف شده اعلام نمی شوند، زیرا تعریف آن ها توسط زبان مشخص شده است و توسط کاربر تغییر نمی کند. همان‌طور که از گیت‌ها برای پر کردن برد مدار چاپی استفاده می‌شود، از عناصر اولیه استفاده می‌شود (یعنی نمونه‌سازی شده). خواهیم دید که وقتی یک ماژول اعلام شد، ممکن است در یک طرح مورد استفاده قرار گیرد (نمونه سازی شود). توجه داشته باشید که نمونه سوالات دینامیک رشته عمران یک مدل محاسباتی مانند مدل‌هایی نیست که در یک زبان برنامه‌نویسی معمولی توسعه یافته‌اند: ترتیب ترتیبی عبارات نمونه‌سازی گیت ها در مدل هیچ اهمیتی ندارد و دنباله‌ای از محاسبات را دینامیک نمی‌کند. مدل Verilog یک مدل توصیفی است. Simple_Circuit توضیح می دهد که چه چیزهای اولیه یک مدار را تشکیل می دهند و چگونه به هم متصل می شوند. رفتار ورودی-خروجی مدار به طور ضمنی توسط توضیحات مشخص شده است زیرا رفتار هر گیت منطقی تعریف شده است. بنابراین، یک مدل مبتنی بر HDL می تواند برای شبیه سازی مداری که نشان می دهد استفاده شود.

دینامیک رشته عمران

تأخیرهای گیت
همه مدارهای فیزیکی تأخیر انتشار بین انتقال ورودی و انتقال حاصل از خروجی را نشان می دهند. هنگامی که یک مدل HDL یک مدار شبیه سازی می شود، گاهی اوقات لازم است میزان تأخیر از ورودی تا خروجی گیت های آن مشخص شود. در Verilog تأخیر انتشار یک گیت بر حسب واحدهای زمانی و با علامت # مشخص می-شود. اعداد مرتبط با تأخیر زمانی در Verilog بدون بعد هستند. ارتباط یک واحد زمان با زمان فیزیکی با دستورالعمل کامپایلر `timescale انجام می شود. (دستورالعمل های کامپایلر با (`) quote back یا علامت اکسان گراو شروع می شوند.) چنین دستورالعملی قبل از اعلان یک ماژول مشخص می شود و برای تمام مقادیر عددی زمان در کد زیر اعمال می شود. نمونه ای از دستورالعمل timescale عبارت است از
`timescale 1ns⁄(100 ps)
عدد اول واحد اندازه گیری تأخیرهای دینامیک را مشخص می-کند. عدد دوم دقتی را مشخص می کند که تأخیرها برای آن گرد شده اند، در این مورد به 0.1ns گرد شده است. اگر timescale مشخص نشده باشد، یک شبیه‌ساز ممکن است مقادیر بی‌بعد یا پیش‌فرض را روی یک واحد زمانی خاص، معمولاً 1ns(=〖10〗^(-9) s) نمایش دهد. نمونه های ما فقط از واحد زمان پیش فرض استفاده می کنند.
مثال 2.3 HDL شرح مدار ساده مثال 1.3 را تکرار می کند، اما با تأخیرهای انتشار مشخص شده برای هر گیت. گیت های and, or و not دارای تأخیر زمانی 30، 20 و 10 ns هستند. اگر مدار شبیه سازی شود و ورودی ها از A , B , C = 0 به A , B , C = 1 تغییر کنند، خروجی ها همان طور که در جدول 5.3 نشان داده شده است تغییر می کند (محاسبه شده با دست یا تولید شده توسط یک شبیه ساز). خروجی معکوس کننده در E بعد از 10 ثانیه تأخیر از 1 به 0 تغییر می کند. خروجی گیت AND در w1 پس از 30 ثانیه تأخیر از 0 به 1 تغییر می کند. خروجی گیت OR در D از 1 به 0 در t = 30 ns تغییر می کند و سپس به 1 در t = 50 ns تغییر می کند. در هر دو مورد، تغییر در خروجی گیت OR ناشی از تغییر در ورودی های آن 20 ns زودتر است. از این نتیجه واضح است که اگرچه خروجی D در نهایت پس از تغییر ورودی به مقدار نهایی 1 باز می گردد، تأخیرهای گیت یک اسپایک منفی ایجاد می کنند که قبل از رسیدن به مقدار نهایی 20 ns طول می کشد.

برای شبیه سازی مدار با HDL، لازم است که ورودی هایی را به مدار اعمال کنیم تا شبیه ساز دینامیک پاسخ خروجی ایجاد کند. توصیف HDL که محرک طراحی را فراهم می کند، برنامه آزمون نامیده می شود. نوشتن برنامه های تست با جزئیات بیش تر در پایان بخش 12.4 توضیح داده شده است. در این جا، ما این روش را با یک مثال ساده بدون پرداختن به جزئیات زیاد نشان می دهیم. مثال 3.3 HDL یک برنامه آزمون برای شبیه سازی مدار با تأخیر را نشان می دهد. (به نام متمایز نمونه سوالات دینامیک رشته عمران توجه کنید.) در ساده ترین شکل خود، یک برنامه آزمون یک ماژول است که حاوی یک سیگنال مولد و نمونه ای از مدلی است که باید تأیید شود. توجه داشته باشید که برنامه آزمون (t_Simple_ Circuit_prop_delay) هیچ درگاه ورودی یا خروجی ندارد، زیرا با محیط خود تعاملی ندارد. به طور کلی، ما ترجیح می-دهیم که برنامه آزمون را با پیشوند t_ الحاق شده با نام ماژولی که قرار است توسط برنامه آزمون، تست شود، نام گذاری دینامیک ، اما این انتخاب بر عهده طراح است. در برنامه آزمون، ورودی های مدار با کلمه کلیدی reg و خروجی ها با کلمه کلیدی wire اعلان می شوند. ماژول Simple_Circuit_ prop_delay با نام نمونه M1 نمونه سازی می شود. هر نمونه از یک ماژول باید شامل یک نام نمونه منحصر به فرد باشد. توجه داشته باشید که استفاده از برنامه آزمون مشابه آزمایش سخت افزار واقعی با اتصال ژنراتورهای سیگنال به ورودی های مدار و اتصال پروب (سیم) به خروجی مدار است. (برهمکنش بین مولدهای سیگنال ماژول محرک و ماژول مدار نمونه سازی شده در شکل 36.4 نشان داده شده است).

دانلود رایگان تست دینامیک رشته عمران pdf

ژنراتورهای سیگنال سخت‌افزاری برای تأیید مدل HDL استفاده نمی‌شوند: کل دینامیک شبیه‌سازی با مدل‌های نرم‌افزاری انجام می‌شود که بر روی یک رایانه دیجیتال تحت هدایت یک شبیه‌ساز HDL اجرا می‌شوند. شکل موج سیگنال‌های ورودی به‌طور انتزاعی توسط عبارات Verilog که مقادیر شکل موج و انتقال‌ها را مشخص می‌کنند، مدل‌سازی می‌شوند (تولید می‌شوند). کلمه کلیدی initial با مجموعه ای از عبارات استفاده می شود که با شروع شبیه سازی شروع به اجرا می کنند. فعالیت سیگنال مرتبط با initial پس از پایان اجرای آخرین دستور، اجرا را خاتمه می دهد. عبارات نمونه سوالات دینامیک رشته عمران معمولاً برای توصیف شکل موج در یک برنامه آزمون استفاده می-شود. مجموعه عباراتی که باید اجرا شوند عبارت بلوک نامیده می شود و شامل چندین دستور است که با کلمات کلیدی begin و end محصور شده اند. عمل مشخص شده توسط عبارات زمانی شروع می-شود که شبیه سازی شروع می شود و عبارات به ترتیب، از چپ به راست، از بالا به پایین، توسط یک شبیه ساز به منظور ارائه ورودی به مدار اجرا می شوند. در ابتدا، A,B,C=0( A، B وC هر کدام روی 1^’ b0 تنظیم می شوند، که دینامیک دهنده یک رقم دودویی با مقدار 0 است.) پس از 100 ns، ورودی ها به A,B,C=1 تغییر می-کنند. پس از 100 ns دیگر، شبیه سازی در زمان 200 ns پایان می-یابد. دومین دستور initial از وظیفه سیستم $finish برای مشخص کردن خاتمه شبیه سازی استفاده می کند. اگر قبل از یک دینامیک مقدار تأخیری وجود داشته باشد (به عنوان مثال، 100#)، شبیه ساز اجرای دستور را تا زمانی که تأخیر زمانی مشخص شده سپری شود به جزوه تحلیل دینامیکی می اندازد. نمودار زمان بندی شکل موج های حاصل از شبیه سازی در شکل 36.3 نشان داده شده است. کل شبیه سازی، شکل موج هایی را در بازه زمانی 200 ns ایجاد می کند. ورودی-های A، B وC بعد از 100 ns از 0 به 1 تغییر می کنند. خروجی E برای 10 ns اول معلوم است (که با سایه مشخص می شود)، و خروجی D برای 30 ns اول مجهول است. خروجی E از 1 به 0 در 110 ns می-رود. خروجی D از 1 به 0 در 130 ns و به 1 در 150 ns باز می گردد، درست همان طور که در جدول 3.5 پیش بینی کردیم.
عبارات بولی
معادلات بولی که منطق ترکیبی را توصیف می‌کنند در Verilog با یک دستور تخصیص پیوسته متشکل از تخصیص کلمه کلیدی و به دنبال آن یک عبارت بولی مشخص می‌شوند. برای تشخیص عملگرهای حسابی از عملگرهای منطقی، Verilog از نمادهای (&)، (/)، و (~) به ترتیب برای AND، OR و NOT (مکمل) استفاده می کند. بنابراین، برای توصیف مدار ساده شکل 35.3 با یک عبارت بولی، از دستور زیر استفاده می کنیم.
assign D = (A && B) (!C);
HDL مثال 4.3 مداری را توصیف می کند که با دو عبارت بولی زیر مشخص شده است:
E=A+BC+B^’ D
F=B^’ C+BC^’ D^’
معادلات مشخص می کند که چگونه مقادیر منطقی E و F توسط مقادیر A، B، C و D تعیین می شوند.

مدار دارای دو خروجی E و F و چهار دینامیک A، B، C و D. دو عبارت اختصاص معادلات بولی را توصیف می کنند. مقادیر E و F در طول شبیه سازی به صورت پویا توسط مقادیر A، B، C، و D تعیین می شود. شبیه ساز تشخیص می دهد که برنامه آزمون مقدار یک یا چند ورودی را تغییر می دهد. هنگامی که این اتفاق می-افتد، شبیه ساز مقادیر E و Fرا به روز می کند. مکانیزم تخصیص پیوسته به این دلیل نامیده می شود که رابطه بین مقدار تخصیص داده شده و متغیرها دائمی است. این مکانیزم درست مانند منطق ترکیبی عمل می کند، دارای یک مدار معادل در سطح گیت است و به عنوان منطق ترکیبی ضمنی نامیده می شود.
ما نشان دادیم که یک مدار دیجیتال را می توان با جملات HDL توصیف کرد، همان طور که م توان آن را در یک نمودار مدار رسم کرد یا با عبارت بولی مشخص کرد. جایگزین سوم، توصیف منطق ترکیبی با جدول درستی است.
نمونه سوالات دینامیک رشته عمران های تعریف شده توسط کاربر
گیت های منطقی مورد استفاده در توضیحات Verilog با کلمات کلیدی and، or، غیره توسط سیستم تعریف می شوند و به آن ها Primitive-های سیستم می گویند. (احتیاط: زبان‌های دیگر ممکن است از این کلمات متفاوت دینامیک کنند. این نوع مدارها به عنوان Primitive های تعریف شده توسط کاربر (UDP) نامیده می شوند. یکی از راه های مشخص کردن مدار دیجیتال به شکل جدولی، استفاده از جدول درستی است. در توضیحات UDP از جفت کلمه کلیدی endmodule… module استفاده نمی شود. در عوض، آن ها با جفت کلمه کلیدیendprimitive …primitive اعلان می شوند. بهترین راه برای نشان دادن یک اعلان UDP با استفاده از یک مثال است.
HDL مثال 5.3 یک UDP را با جدول درستی تعریف می کند. طبق قوانین کلی زیر پیش می رود:
با کلمه کلیدی primitive و به دنبال آن یک نام و لیست پورت اعلان می شود.
تنها یک خروجی می تواند وجود داشته باشد، و باید ابتدا در لیست پورت فهرست شده و با کلمه کلیدی output اعلان شود.
هر تعداد ورودی می تواند وجود داشته باشد. ترتیبی که آن ها در اعلان input فهرست می شوند باید با ترتیبی که به آن ها مقادیر در جدول زیر داده می شود مطابقت داشته باشد.
جدول درستی در میان کلمات کلیدی table و endtable محصور شده است.
مقادیر ورودی ها به ترتیب فهرست شده اند و با علامت (:) ختم می شوند. خروجی همیشه آخرین ورودی در یک (;)  

() ً – -∪- ()
() : ‌‌‌‌ً