دانلود کامل ترین جزوه تحلیل ساختمان

جزوه تحلیل ساختمان

دانلود فایل

دانشگاه پیام نور دانشگاه آزاد علمی کاربردی کاردانی کارشناسب عمران معماری رشته خلاصه کتاب جزوه تحلیل ساختمان

شبکه ای از ماتریس های سوئیچ، معماری CLB : ‌‌‌‌‌‌() ً  

‌‌‌‌‌: () () () (‌)، () (ً ) ‌ 

() /‌‌/‌کنند. معماری Virtex در شکل 31.7 و IOB آن در شکل 32.7 نشان داده شده است.

تحلیل ساختمان

پاسخ به مسائل مشخص شده با * در انتهای کتاب آمده است.
۱.۷ درواحدهای حافظه که در ادامه می آیند با تعداد کلمات ضربدر تعداد بیت در هر کلمه مشخص جزوه تحلیل ساختمان . در هر مورد به چند خط آدرس و خط داده ورودی-خروجی نیاز است؟
(الف) 8K × 16 (ب) 2G × 8
(ج) 16M × 32 (د) 256K × 64
۲.۷ *تعداد بایت های ذخیره شده در حافظه های ذکر شده در مسئله ۱.۷ را ذکر کنید.
۳.۷ *کلمه عدد 563 در حافظه نشان داده شده در شکل ۳.۷ حاوی معادل دودویی 1212 است. آدرس 10 بیتی و محتوای حافظه 16 بیتی کلمه را فهرست کنید.
۴.۷ شکل موج های زمان بندی چرخه تحلیل ساختمان  را برای عملیات نوشتن و خواندن نشان دهید. فرکانس CPU 150 MHz و زمان چرخه حافظه 20 ns را در نظر بگیرید.
۵.۷ نوشتنیک برنامه آزمون برای ROM شرح داده شده در مثال ۱.۷. برنامه آزمایشی 7 دودویی را در آدرس 5 و دودویی 5 را در آدرس 7 ذخیره می کند. سپس این دو آدرس خوانده می شوند تا محتوای ذخیره شده آن ها تأیید شود.
۶.۷ RAM 4 × 4 شکل ۶.۷ را در یک بلوک دیاگرام که همه ورودی ها و خروجی ها را نشان می دهد قرار دهید. با فرض خروجی-های سه حالته، یک حافظه 8 × 8 با استفاده از چهار واحد RAM 4 × 4 بسازید.
۷.۷ *یک حافظه 16K × 4 از دیکد کردن همزمان با تقسیم دیکدر داخلی به آن استفاده می کند X‐selection و Y‐selection.
(الف) اندازه هر دیکدر چقدر است و چند گیت AND برای دیکد کردن آدرس مورد نیاز است؟
خطوط انتخاب X و Y را تعیین کنید که وقتی آدرس ورودی معادل دودویی 6000 باشد فعال می شوند.
۸.۷ *(الف) چند تراشه 32K * 8 RAM برای تأمین ظرفیت حافظه 256K بایت مورد نیاز است؟
(ب) برای دسترسی به ۲۵۶ هزار بایت از چند خط آدرس باید استفاده کرد؟ چه تعداد از این خطوط به ورودی آدرس همه تراشه ها متصل هستند؟
(ج) چند خط باید برای ورودی های انتخاب تراشه دیکد شود؟ اندازه دیکدر را مشخص کنید.
۹.۷ یک تراشه DRAM از مالتی پلکس آدرس دو بعدی جزوه تحلیل ساختمان می کند. دارای 13 پین آدرس معمولی است که آدرس ردیف یک بیت بیش تر از آدرس ستون است. ظرفیت حافظه چقدر است؟
۱۰.۷ *با توجه به کلمه داده 8 بیتی 01011011، کلمه ترکیبی 13 بیتی را برای کد همینگ ایجاد کنید که خطاهای منفرد را تصحیح می کند و خطاهای مضاعف را تشخیص می دهد.
۱۱.۷ *کلمه کد همینگ 15 بیتی را برای کلمه داده 11 بیتی 11001001010 به دست آورید.
۱۲.۷ * یک کلمه کد همینگ 12 بیتی حاوی 8 بیت داده و 4 بیت توازن از حافظه خوانده می شود. اگر تحلیل ساختمان 12 بیتی خوانده شود، کلمه داده 8 بیتی اصلی که در حافظه نوشته شده بود به شرح زیر است:
(الف) 000011101010 (ب) 101110000110
(ج) 101111110100
۱۳.۷ *چند بیت بررسی توازن باید با کلمه داده گنجانده شود تا به تصحیح تک خطا و تشخیص خطای مضاعف در زمانی که کلمه داده حاوی موارد زیر است بپردازد
(الف) 16بیت (ب) 32 بیت
(ج) 48 بیت.
۱۴.۷ لازم است کد همینگ برای جزوه تحلیل ساختمان بیت داده D3، D5، D6 و D7 به همراه سه بیت توازن P1، P2 و P4 فرموله شود.
(الف) *کلمه کد مرکب 7 بیتی را برای کلمه داده 0010 ارزیابی کنید.

خطوط دوبل قبل از ورود به ماتریس سوئیچ، فاصله دو CLB را طی می کنند و از هر CLB دیگر عبور می کنند. این خطوط با حذف یک ماتریس سوئیچ از مسیر، اجرای کارآمدتری از اتصالات با طول متوسط را فراهم می‌کنند و در تحلیل ساختمان تاخیر مسیر را کاهش می‌دهند.
خطوط طولانی کل آرایه را به صورت عمودی و افقی در بر می گیرد. آن ها سیگنال های کنترلی با شیب کم و با فن بالا را هدایت می کنند. خطوط عمودی طولانی دارای یک تقسیم‌کننده قابل برنامه‌ریزی هستند که خطوط را قطعه‌بندی می‌کند و به دو کانال مسیریابی مستقل اجازه می‌دهد که نیمی از آرایه را در بر بگیرند، اما در یک ستون قرار دارند. منابع مسیریابی به طور خودکار توسط نرم افزار مسیریابی مورد سوء استفاده قرار می گیرند. هشت بافر جهانی کم چوله برای توزیع جزوه تحلیل ساختمان  وجود دارد. سیگنال هایی که خطوط طولانی را هدایت می کنند بافر می شوند. خطوط طولانی را می توان توسط CLB یا IOB مجاور هدایت کرد و ممکن است به بافرهای سه حالته ای که در دسترس CLB ها هستند متصل شوند. خطوط طولانی گذرگاه های سه حالته را در معماری ارائه می‌کنند و منطق سیمی-AND را پیاده‌سازی می‌کنند. هر خط بلند افقی توسط یک بافر سه حالته هدایت می‌شود و می‌تواند برای اتصال به یک مقاومت pull-up برنامه‌ریزی شود، که اگر محرکی روی خط وجود نداشته باشد، خط را به 1 منطقی می‌کشد.
خط
منابع اتصال قابل برنامه ریزیدستگاه CLB و IOB را مستقیماً یا از طریق جعبه های سوئیچ متصل می کند. این منابع از شبکه ای از دو لایه از بخش های فلزی و نقاط اتصال قابل برنامه ریزی (PIP) در جعبه های سوئیچ تشکیل شده است. PIP یک گیت انتقال CMOS است که وضعیت آن (روشن یا خاموش) با محتوای یک سلول RAM ثابت در حافظه قابل برنامه ریزی تعیین می شود، همان طور که در شکل 23.7 نشان داده شده است. اتصال زمانی برقرار می تحلیل ساختمان که گیت انتقال روشن است (یعنی زمانی که یک 1 در گیت ترانزیستور کانال n اعمال می شود)، و یک 0 در گیت ترانزیستور کانال p اعمال می شود. بنابراین، دستگاه را می توان به سادگی با تغییر محتویات سلول حافظه کنترلر دوباره برنامه ریزی کرد.
درمعماری یک اتصال مبتنی بر PIP در یک جعبه سوئیچ در شکل 24.7 نشان داده شده است که مسیرهای سیگنال ممکن را از طریق یک PIP نشان می دهد. پیکربندی گیت های انتقال CMOS ارتباط بین یک خط افقی و خط افقی مخالف و بین خطوط عمودی در اتصال را تعیین می کند. هر PIP ماتریس سوئیچ به شش ترانزیستور عبور برای ایجاد اتصال کامل نیاز دارد.

جزوه تحلیل ساختمان دانلود رایگان خلاصه کتاب پی دی اف Pdf

بلوک ورودی/ خروجی (IOB)
هر پین ورودی/خروجی قابل برنامه ریزی دارای یک IOB قابل برنامه ریزی است که دارای بافرهایی برای سازگاری با سطوح سیگنال TTL و CMOS است. شکل 25.7 یک شماتیک ساده شده برای یک IOB قابل برنامه ریزی را نشان می دهد. می توان از آن به عنوان ورودی، خروجی یا پورت دو طرفه استفاده کرد. یک IOB که به عنوان ورودی پیکربندی شده است می تواند ورودی مستقیم، لچ یا رجیستر شده داشته باشد. در پیکربندی خروجی، IOB دارای جزوه تحلیل ساختمان مستقیم یا رجیستر شده است. بافر خروجی یک IOB دارای کنترل کج و چرخشی است. رجیسترهای تحلیل ساختمان در مسیر ورودی و خروجی یک IOB توسط ساعت های جداگانه و معکوس هدایت می شوند. set/reset جهانی وجود دارد.
عناصر تأخیر داخلی تأخیر ناشی از عبور سیگنال ساعت از یک بافر جهانی قبل از رسیدن به IOB را جبران می کنند. این استراتژی شرایط نگهداری داده ها را در یک پین خارجی حذف می-کند. خروجی سه حالته یک IOB بافر خروجی را در حالت امپدانس بالا قرار می دهد. خروجی و فعال کردن خروجی را می توان معکوس کرد. نرخ حرکت بافر خروجی را می توان برای به حداقل رساندن گذراها در گذرگاه قدرت در هنگام تعویض سیگنال های غیر بحرانی کنترل کرد. پین IOB را می توان برای pull-up یا pull-down برنامه ریزی کرد تا از مصرف برق و نویز بی مورد جلوگیری شود.

دانلود رایگان خلاصه کتاب تحلیل ساختمان pdf

این دستگاه‌ها منطقی را برای پشتیبانی از استاندارد اسکن مرزی IEEE 1149.1 (JTAG) تعبیه کرده‌اند. یک کنترلر درگاه دسترسی تست روی تراشه (TAP) وجود دارد و سلول های ورودی/خروجی را می توان به عنوان یک شیفت رجیستر پیکربندی کرد. تحت آزمایش، می توان دستگاه را بررسی کرد تا با ایجاد زنجیره سریالی از تمام پین های ورودی/خروجی تراشه های روی برد، اطمینان حاصل شود که همه پین های یک برد PC به درستی متصل هستند و به درستی کار می کنند. یک سیگنال کنترل سه حالته اصلی همه IOB ها را برای آزمایش برد در حالت امپدانس بالا قرار می دهد.
بهبودها
تراشه های اسپارت می‌تواند جزوه تحلیل ساختمان نرم تعبیه‌شده را در خود جای دهد و RAM دو پورت و همزمان توزیع شده روی تراشه آن ها (SelectRAM) می‌تواند برای پیاده‌سازی فایل‌های رجیستری که اول وارد می شوند، اول خارج می شوند (FIFO)، شیفت رجیسترها و حافظه‌های اسکرچ پد استفاده شود. بلوک ها را می توان به هر عرض و عمقی آبشاری کرد و در هر نقطه ای از قطعه قرار داد، اما استفاده از آن ها CLB های موجود برای منطق را کاهش می-دهد. شکل 26.7 ساختار RAM روی تراشه را نشان می‌دهد که با برنامه ریزی یک جدول جستجو برای پیاده‌سازی یک RAM تک پورت با نوشتن همزمان و خواندن ناهمزمان شکل تحلیل ساختمان . هر CLB را می توان به عنوان یک حافظه 16 × 2 یا 32 × 1 برنامه ریزی کرد.
RAM های دو پورت در یک دستگاه اسپارتان با ساختار نشان داده شده در شکل 27.7 شبیه سازی می شوند که دارای یک پورت نوشتن (مشترک) و دو پورت خواندن ناهمزمان است. یک CLB می-تواند حافظه ای با حداکثر اندازه 16 × 1 تشکیل دهد.

Xilinx Spartan XL FPGA
تراشه‌های Spartan XL بهبود بیش تر تراشه‌های اسپارتانی هستند که سرعت و چگالی بالاتر (40000 گیت سیستم که تقریباً 6000 تای آن قابل استفاده است) و حافظه SelectRAM توزیع‌شده روی تراشه را ارائه می‌دهند. در جداول جستجوی دستگاه ها می جزوه تحلیل ساختمان 22 تابع مختلف از n ورودی را پیاده سازی کنند.

در XL این سری برای کاربردهایی در تحلیل ساختمان گرفته شده است که هزینه کم، توان کم، بسته بندی کم و هزینه آزمایش کم عوامل مهمی هستند که طراحی را محدود می کنند. دستگاه های Spartan XL، بسته به تعداد جداول جستجوی آبشاری، عملکرد سیستم تا 80 مگاهرتز را ارائه می دهند که با معرفی مسیرهای طولانی تر، عملکرد را کاهش می دهد. جدول 7.7 ویژگی های مهم دستگاه های خانواده Spartan XL را نشان می دهد.
درمعماری Spartan XL و دستگاه‌های جزوه تاسیسات مکانیکی ساختمان شامل آرایه‌ای از کاشی‌های CLB است که در مجموعه‌ای از ماتریس‌های سوئیچ ترکیب شده‌اند که توسط محیطی از IOB احاطه شده‌اند. این دستگاه‌ها فقط از حافظه توزیع‌شده پشتیبانی می‌کنند که استفاده از آن تعداد CLB‌هایی را که می‌توان برای منطق استفاده کرد، کاهش می‌دهد. مقدار نسبتاً کم حافظه روی تراشه دستگاه ها را به برنامه هایی محدود می جزوه تحلیل ساختمان که در آن ها عملیات با دستگاه های حافظه خارج از تراشه اهداف عملکرد را به خطر نمی اندازد. با شروع سری Spartan II، Xilinx از حافظه بلوک تعبیه شده قابل تنظیم و هم چنین حافظه توزیع شده در معماری جدید پشتیبانی می کرد.
Xilinx Spartan II FPGAs
به غیر از بهبود در سرعت (فرکانس سوئیچ 200 مگاهرتز I/O)، چگالی (تا 200000 گیت سیستم) و ولتاژ کاری (2.5 ولت)، چهار ویژگی دیگر دستگاه های Spartan II را از دستگاه های Spartan متمایز می کند: (1) حافظه داده داخل تراشه، (2) یک معماری جدید، (3) تحلیل ساختمان از استانداردهای متعدد I/O ، و (4) حلقه-های قفل شده با تأخیر (DLL).
خانواده دستگاه‌های اسپارتان II که در فناوری CMOS μm 0.22>0.18 با شش لایه فلزی برای اتصال به یکدیگر ساخته شده‌اند، علاوه بر حافظه توزیع‌شده نسل‌های قبلی دستگاه‌ها، حافظه بلوک قابل تنظیم را در خود جای داده است و حافظه بلوک میزان حافظه را کاهش نمی‌دهد. منطق یا حافظه توزیع شده که برای برنامه در دسترس است. یک حافظه بزرگ روی تراشه می تواند عملکرد سیستم را با حذف یا کاهش نیاز به دسترسی به حافظه خارج از تراشه بهبود بخشد.
توزیع ساعت قابل اعتماد، کلید عملکرد همزمان مدارهای دیجیتال پرسرعت است. اگر سیگنال ساعت در زمان های مختلف به قسمت های مختلف مدار برسد، ممکن است دستگاه به درستی کار نکند. انحراف ساعت با افزایش زمان تنظیم در رجیسترها، بودجه زمانی موجود یک مدار را کاهش می دهد. هم چنین می تواند حاشیه موثر زمان نگهداری یک فلیپ فلاپ را در یک شیفت رجیستر کوتاه کند و باعث شود که رجیستر به اشتباه جابه جا شود. در فرکانس‌های ساعت بالا (دوره‌های ساعت کوتاه‌تر)، اثر چولگی مهم‌تر است، زیرا نشان‌دهنده کسری بزرگ‌تر از زمان چرخه ساعت است. درختان ساعت بافر معمولاً برای به حداقل رساندن انحراف ساعت در FPGA ها استفاده می شوند. Xilinx DLL های تمام دیجیتالی را برای همگام سازی ساعت یا مدیریت در تحلیل ساختمان پرسرعت ارائه می دهد. DLL ها تأخیر توزیع ساعت را حذف می-کنند و ضرب کننده های فرکانس را ارائه می دهند.
دستگاه های اسپارتان II برای کاربردهایی مانند پیاده سازی منطق چسبی سیستم جزوه تحلیل ساختمان ویدیو و منطق چسبی مودم ISDN مناسب هستند. ویژگی های دستگاه در جدول 8.7 خلاصه شده است و تکامل فناوری در سری اسپارتان در داده های جدول 9.7 مشهود است.

معماری کاشی کاری سطح بالایی دستگاه اسپارتان II ، که در شکل 28.7 نشان داده شده است، ساختار سازمانی جدیدی از قطعات Xilinx را نشان می -×()، ×* () -() -() () (ً ) /(ً )